Semicera의 SOI(Silicon On Insulator) 웨이퍼는 반도체 혁신의 선두에 있으며 향상된 전기 절연과 뛰어난 열 성능을 제공합니다. 절연 기판 위의 얇은 실리콘 층으로 구성된 SOI 구조는 고성능 전자 장치에 중요한 이점을 제공합니다.
당사의 SOI 웨이퍼는 고속, 저전력 집적 회로 개발에 필수적인 기생 용량 및 누설 전류를 최소화하도록 설계되었습니다. 이 첨단 기술은 현대 전자 제품에 중요한 속도 향상과 에너지 소비 감소로 장치가 보다 효율적으로 작동하도록 보장합니다.
Semicera가 사용하는 고급 제조 공정은 탁월한 균일성과 일관성을 갖춘 SOI 웨이퍼 생산을 보장합니다. 이러한 품질은 신뢰할 수 있는 고성능 부품이 필요한 통신, 자동차, 가전제품 분야에 매우 중요합니다.
전기적 이점 외에도 Semicera의 SOI 웨이퍼는 우수한 단열 기능을 제공하여 고밀도 및 고전력 장치의 열 방출 및 안정성을 향상시킵니다. 이 기능은 상당한 열 발생을 수반하고 효과적인 열 관리가 필요한 응용 분야에서 특히 유용합니다.
Semicera의 Silicon On Insulator Wafer를 선택하면 최첨단 기술의 발전을 지원하는 제품에 투자하게 됩니다. 품질과 혁신에 대한 우리의 노력은 SOI 웨이퍼가 오늘날 반도체 산업의 엄격한 요구 사항을 충족하고 차세대 전자 장치의 기반을 제공할 수 있도록 보장합니다.
| 품목 | 생산 | 연구 | 더미 |
| 크리스탈 매개변수 | |||
| 폴리타입 | 4H | ||
| 표면 방향 오류 | <11-20 >4±0.15° | ||
| 전기적 매개변수 | |||
| 도펀트 | n형 질소 | ||
| 비저항 | 0.015-0.025ohm·cm | ||
| 기계적 매개변수 | |||
| 지름 | 150.0±0.2mm | ||
| 두께 | 350±25μm | ||
| 기본 평면 방향 | [1-100]±5° | ||
| 기본 평면 길이 | 47.5±1.5mm | ||
| 2차 아파트 | 없음 | ||
| TTV | 5μm 이하 | 10μm 이하 | 15μm 이하 |
| LTV | ≤3μm(5mm*5mm) | ≤5μm(5mm*5mm) | 10μm 이하(5mm*5mm) |
| 절하다 | -15μm ~ 15μm | -35μm ~ 35μm | -45μm ~ 45μm |
| 경사 | ≤35μm | 45μm 이하 | ≤55μm |
| 전면(Si-face) 거칠기(AFM) | Ra≤0.2nm(5μm*5μm) | ||
| 구조 | |||
| 마이크로파이프 밀도 | <1개/cm2 | <10개/cm2 | <15개/cm2 |
| 금속 불순물 | ≤5E10원자/cm2 | NA | |
| BPD | ≤1500개/cm2 | ≤3000개/cm2 | NA |
| 티에스디 | ≤500개/cm2 | ≤1000개/cm2 | NA |
| 전면 품질 | |||
| 앞쪽 | Si | ||
| 표면 마무리 | Si-페이스 CMP | ||
| 입자 | ≤60개/웨이퍼(크기≥0.3μm) | NA | |
| 긁힌 자국 | ≤5ea/mm. 누적 길이 ≤직경 | 누적 길이≤2*직경 | NA |
| 오렌지 껍질/구덩이/얼룩/줄무늬/균열/오염 | 없음 | NA | |
| 가장자리 칩/압흔/파손/육각 플레이트 | 없음 | ||
| 다형 영역 | 없음 | 누적 면적 ≤20% | 누적 면적 ≤30% |
| 전면 레이저 마킹 | 없음 | ||
| 뒷면 품질 | |||
| 백마무리 | C-페이스 CMP | ||
| 긁힌 자국 | ≤5ea/mm, 누적 길이≤2*직경 | NA | |
| 뒷면 결함(가장자리 칩/압흔) | 없음 | ||
| 뒷면 거칠기 | Ra≤0.2nm(5μm*5μm) | ||
| 후면 레이저 마킹 | 1mm(상단 가장자리부터) | ||
| 가장자리 | |||
| 가장자리 | 모따기 | ||
| 포장 | |||
| 포장 | 진공 포장으로 Epi 준비 완료 다중 웨이퍼 카세트 포장 | ||
| *참고: "NA"는 요청 없음을 의미합니다. 언급되지 않은 항목은 SEMI-STD를 참조할 수 있습니다. | |||
