한 개를 돌리려면 수백 가지 프로세스가 필요합니다.웨이퍼반도체로. 가장 중요한 프로세스 중 하나는에칭- 즉, 미세한 회로 패턴을 조각하는 것입니다.웨이퍼. 성공의에칭공정은 설정된 분포 범위 내에서 다양한 변수를 관리하는 데 달려 있으며, 각 식각 장비는 최적의 조건에서 작동할 수 있도록 준비되어야 합니다. 당사의 에칭 공정 엔지니어는 뛰어난 제조 기술을 사용하여 이 세부 공정을 완료합니다.
SK하이닉스 뉴스센터에서는 이천 DRAM Front Etch, Middle Etch, End Etch 기술팀 구성원들을 인터뷰하여 그들의 작업에 대해 자세히 알아봤습니다.
에칭: 생산성 향상을 위한 여정
반도체 제조에서 에칭은 얇은 필름에 패턴을 새기는 것을 말합니다. 패턴은 플라즈마를 사용해 분사되어 각 공정 단계의 최종 윤곽을 형성합니다. 레이아웃에 따라 정밀한 패턴을 완벽하게 제시하고 어떤 조건에서도 균일한 결과를 유지하는 것이 주요 목적입니다.
증착이나 포토리소그래피 공정에서 문제가 발생하면 선택적 식각(Etch) 기술로 문제를 해결할 수 있다. 그러나 에칭 과정에서 문제가 발생하면 상황을 되돌릴 수 없습니다. 각인된 부분에는 동일한 소재를 채울 수 없기 때문입니다. 따라서 반도체 제조 공정에서 식각은 전반적인 수율과 제품 품질을 결정하는 데 매우 중요합니다.
에칭 공정에는 ISO, BG, BLC, GBL, SNC, M0, SN 및 MLM의 8단계가 포함됩니다.
먼저, ISO(Isolation) 단계에서는 웨이퍼의 실리콘(Si)을 에칭(Etch)하여 활성 셀 영역을 생성합니다. BG(Buried Gate) 스테이지는 행 주소 라인(Word Line) 1과 게이트를 형성하여 전자 채널을 생성합니다. 다음으로 BLC(Bit Line Contact) 단계에서는 ISO와 셀 영역의 열 주소 라인(Bit Line) 2 사이의 연결을 생성합니다. GBL(Peri Gate+Cell Bit Line) 단계는 주변 3에 셀 열 주소 라인과 게이트를 동시에 생성합니다.
SNC(Storage Node Contract) 단계는 계속해서 활성 영역과 스토리지 노드(4) 사이의 연결을 생성한다. 이어서 M0(Metal0) 단계는 주변 S/D(Storage Node)(5)의 연결점과 연결점을 형성한다. 열 주소 라인과 스토리지 노드 사이. SN(Storage Node) 단계에서는 단위 용량을 확인하고, 이어지는 MLM(Multi Layer Metal) 단계에서는 외부 전원과 내부 배선을 생성하며 전체 에칭(Etch) 엔지니어링 공정이 완료된다.
식각(Etch) 기술자들이 주로 반도체 패터닝을 담당한다는 점을 감안할 때 DRAM 부서는 Front Etch(ISO, BG, BLC), 중간 에칭(GBL, SNC, M0); 엔드 에칭(SN, MLM). 이 팀은 제조 위치와 장비 위치에 따라 구분됩니다.
제조 직위는 단위 생산 프로세스를 관리하고 개선하는 일을 담당합니다. 제조 직위는 변수 제어 및 기타 생산 최적화 조치를 통해 수율과 제품 품질을 향상시키는 데 매우 중요한 역할을 합니다.
장비 포지션은 에칭 공정에서 발생할 수 있는 문제를 방지하기 위해 생산 장비를 관리하고 강화하는 역할을 담당합니다. 장비 위치의 핵심 책임은 장비의 최적 성능을 보장하는 것입니다.
책임은 분명하지만 모든 팀은 생산성 향상을 위해 생산 프로세스 및 관련 장비를 관리하고 개선한다는 공통 목표를 향해 노력합니다. 이를 위해 각 팀은 각자의 성과와 개선사항을 적극적으로 공유하고, 사업성과 개선을 위해 협력하고 있습니다.
소형화 기술의 과제에 대처하는 방법
SK하이닉스는 2021년 7월 10나노(1a)급 공정용 8Gb LPDDR4 D램 제품 양산을 시작했다.
반도체 메모리 회로 패턴이 10nm 시대에 돌입했고, 개선을 거쳐 단일 DRAM은 약 10,000개 셀을 수용할 수 있습니다. 따라서 식각 공정에서도 공정 마진이 부족하다.
형성된 홀(Hole)(6)이 너무 작을 경우 '개방되지 않은' 것처럼 보이고 칩의 하부를 막을 수 있습니다. 또한, 형성된 구멍이 너무 크면 "브리징"이 발생할 수 있습니다. 두 구멍 사이의 간격이 충분하지 않으면 "브리징"이 발생하여 후속 단계에서 상호 접착 문제가 발생합니다. 반도체가 점점 정교해짐에 따라 홀 크기 값의 범위가 점차 줄어들고 있으며 이러한 위험은 점차 제거될 것입니다.
위의 문제를 해결하기 위해 식각 기술 전문가들은 공정 레시피와 APC7 알고리즘을 수정하고 ADCC8, LSR9 등 새로운 식각 기술을 도입하는 등 공정을 지속적으로 개선하고 있습니다.
고객의 요구가 더욱 다양해지면서 다품종 생산 추세라는 또 다른 과제가 대두되었습니다. 이러한 고객의 요구를 충족시키기 위해서는 각 제품에 대한 최적화된 공정 조건을 별도로 설정해야 합니다. 대량 생산 기술이 기존 조건과 다양한 조건 모두의 요구 사항을 충족하도록 해야 하기 때문에 이는 엔지니어에게 매우 특별한 과제입니다.
이를 위해 Etch 엔지니어들은 핵심제품(Core Products)을 기반으로 다양한 파생상품을 관리하기 위해 'APC 오프셋'10 기술을 도입했고, 다양한 제품을 종합적으로 관리하기 위해 'T-index 시스템'을 구축·활용했다. 이러한 노력을 통해 다품종 생산 요구에 부응할 수 있도록 시스템을 지속적으로 개선해 왔습니다.
게시 시간: 2024년 7월 16일