패키징 기술은 반도체 산업에서 가장 중요한 공정 중 하나입니다. 패키지 형태에 따라 소켓 패키지, 표면 실장 패키지, BGA 패키지, 칩 사이즈 패키지(CSP), 싱글 칩 모듈 패키지(SCM, 인쇄회로기판(PCB) 배선 사이의 간격) 등으로 나눌 수 있다. 및 집적회로(IC) 보드 패드 매칭), 멀티칩 모듈 패키지(MCM, 이종 칩을 통합할 수 있음), 웨이퍼 레벨 패키지(WLP, 팬아웃 웨이퍼 레벨 패키지(FOWLP) 포함), 마이크로 표면 실장 부품(microSMD) ), 등), 3차원 패키지(마이크로 범프 인터커넥트 패키지, TSV 인터커넥트 패키지 등), 시스템 패키지(SIP), 칩 시스템(SOC).
3D 패키징의 형태는 주로 매립형(다층 배선에 소자를 매립하거나 기판에 매립), 능동 기판형(실리콘 웨이퍼 통합: 먼저 부품과 웨이퍼 기판을 통합하여 능동 기판을 형성함)의 세 가지 범주로 나뉩니다. 그런 다음 다층 상호 연결 라인을 배열하고 최상층에 다른 칩이나 구성 요소를 조립합니다. 및 적층형(실리콘 웨이퍼를 적층한 실리콘 웨이퍼, 실리콘 웨이퍼를 적층한 칩, 칩을 적층한 칩).
3D 상호접속 방식으로는 와이어본딩(WB), 플립칩(FC), 쓰루실리콘비아(TSV), 필름도체 등이 있다.
TSV는 칩 간의 수직 상호 연결을 구현합니다. 수직 연결 라인은 최단거리와 고강도를 갖기 때문에 소형화, 고밀도, 고성능, 다기능 이종구조 패키징 구현이 용이하다. 동시에 다양한 재료의 칩을 상호 연결할 수도 있습니다.
현재 TSV 공정을 이용한 마이크로일렉트로닉스 제조 기술에는 3차원 회로 패키징(3D IC 통합)과 3차원 실리콘 패키징(3D Si 통합)의 두 가지 유형이 있습니다.
두 형식의 차이점은 다음과 같습니다.
(1) 3D 회로 패키징은 칩 전극을 범프로 준비하여 범프를 상호 연결(접합, 융합, 용접 등으로 결합)하는 반면, 3D 실리콘 패키징은 칩을 직접 상호 연결(산화물과 Cu를 결합)합니다. -Cu 결합).
(2) 3차원 회로 집적 기술은 웨이퍼 간 접합(3차원 회로 패키징, 3차원 실리콘 패키징)으로 구현 가능하지만, 칩 간 접합과 칩 간 접합은 3차원 회로 패키징을 통해서만 가능하다.
(3) 3D 회로 패키징 공정으로 통합된 칩 사이에 틈이 있으며, 시스템의 기계적 및 전기적 특성의 안정성을 보장하기 위해 시스템의 열전도도 및 열팽창 계수를 조정하기 위해 유전체 재료를 채워야 합니다. 3D 실리콘 패키징 공정으로 집적된 칩 사이에 틈이 없고, 칩의 소비 전력, 부피, 무게가 작고 전기적 성능이 우수합니다.
TSV 공정은 기판을 통해 수직 신호 경로를 구축하고 기판 상단과 하단의 RDL을 연결하여 3차원 도체 경로를 형성할 수 있습니다. 따라서 TSV 공정은 3차원 수동소자 구조를 구축하기 위한 중요한 초석 중 하나이다.
FEOL(Front End of Line)과 BEOL(Back End of Line)의 순서에 따라 TSV 공정은 3가지 주요 제조 공정, 즉 Via First(ViaFirst), Via Middle(Via Middle) 및 Via Middle(비아 중간)으로 나눌 수 있습니다. 그림과 같이 마지막(Via Last) 프로세스를 통해.
1. 에칭 공정을 통해
비아 식각 공정은 TSV 구조 제조의 핵심이다. 적절한 에칭 공정을 선택하면 TSV의 기계적 강도와 전기적 특성을 효과적으로 향상시킬 수 있으며 더 나아가 TSV 3차원 장치의 전반적인 신뢰성과도 관련됩니다.
현재 에칭 프로세스를 통해 TSV에는 DRIE(Deep Reactive Ion Etching), 습식 에칭, PAECE(Photo Assisted Electrochemical Etching), 레이저 드릴링 등 4가지 주요 주류 TSV가 있습니다.
(1) DRIE(Deep Reactive Ion Etching)
DRIE 프로세스라고도 알려진 깊은 반응성 이온 에칭은 가장 일반적으로 사용되는 TSV 에칭 프로세스로, 주로 높은 종횡비를 갖는 TSV 비아 구조를 구현하는 데 사용됩니다. 전통적인 플라즈마 식각 공정은 일반적으로 식각 속도가 낮고 식각 마스크 선택성이 부족하여 수 마이크론의 식각 깊이만 달성할 수 있습니다. Bosch는 이를 바탕으로 해당 프로세스를 개선했습니다. SF6를 반응성 가스로 사용하고 측벽의 패시베이션 보호를 위해 에칭 프로세스 중에 C4F8 가스를 방출함으로써 개선된 DRIE 프로세스는 높은 종횡비의 비아를 에칭하는 데 적합합니다. 따라서 발명자의 이름을 따서 보쉬 프로세스라고도 합니다.
아래 그림은 DRIE 공정을 식각하여 형성된 고종횡비 비아의 사진이다.
DRIE 공정은 제어성이 좋아 TSV 공정에 널리 사용되지만, 측벽 평탄도가 좋지 않고 가리비 모양의 주름 결함이 발생한다는 단점이 있다. 이 결함은 높은 종횡비의 비아를 에칭할 때 더욱 심각합니다.
(2) 습식 에칭
습식 에칭은 마스크와 화학적 에칭을 조합하여 관통 구멍을 에칭합니다. 가장 일반적으로 사용되는 식각액은 KOH인데, 이는 실리콘 기판에서 마스크로 보호되지 않는 위치를 식각하여 원하는 관통홀 구조를 형성할 수 있다. 습식 에칭은 개발된 최초의 스루홀 에칭 공정입니다. 공정 단계와 필요한 장비가 비교적 간단하기 때문에 저렴한 비용으로 TSV를 대량 생산하는 데 적합하다. 그러나 화학적 에칭 메커니즘에 따르면 이 방법으로 형성된 관통 구멍은 실리콘 웨이퍼의 결정 방향에 영향을 받아 에칭된 관통 구멍이 수직이 아니지만 상단이 넓고 하단이 좁은 명확한 현상을 나타냅니다. 이 결함은 TSV 제조에 습식 에칭 적용을 제한합니다.
(3) 광보조 전기화학 에칭(PAECE)
광보조 전기화학 에칭(PAECE)의 기본 원리는 자외선을 사용하여 전자-정공 쌍의 생성을 가속화함으로써 전기화학 에칭 공정을 가속화하는 것입니다. 널리 사용되는 DRIE 공정과 비교하여 PAECE 공정은 100:1 이상의 초대형 종횡비 관통홀 구조를 식각하는 데 더 적합하지만, 식각 깊이 제어성이 DRIE보다 약하고 기술이 취약하다는 단점이 있습니다. 추가 연구와 프로세스 개선이 필요합니다.
(4) 레이저 드릴링
위의 세 가지 방법과 다릅니다. 레이저 드릴링 방법은 순전히 물리적인 방법입니다. 주로 고에너지 레이저 조사를 사용하여 특정 영역의 기판 재료를 녹이고 증발시켜 TSV의 스루홀 구조를 물리적으로 구현합니다.
레이저 드릴링으로 형성된 관통 구멍은 종횡비가 높고 측벽은 기본적으로 수직입니다. 그러나 레이저 드릴링은 실제로 국소 가열을 사용하여 관통 구멍을 형성하기 때문에 TSV의 구멍 벽은 열 손상으로 인해 부정적인 영향을 받고 신뢰성이 떨어집니다.
2. 라이너층 증착 공정
TSV 제조를 위한 또 다른 핵심 기술은 라이너 층 증착 공정입니다.
라이너층 증착 공정은 스루홀을 식각한 후 수행됩니다. 증착된 라이너 층은 일반적으로 SiO2와 같은 산화물이다. 라이너층은 TSV의 내부 도체와 기판 사이에 위치하며 주로 DC 전류 누출을 차단하는 역할을 한다. 산화물 증착 외에도 다음 공정의 도체 충전을 위해 배리어 및 시드 레이어도 필요합니다.
제조된 라이너 레이어는 다음 두 가지 기본 요구 사항을 충족해야 합니다.
(1) 절연층의 항복 전압은 TSV의 실제 작동 요구 사항을 충족해야 합니다.
(2) 증착된 층은 매우 일관성이 있고 서로 접착력이 좋습니다.
다음 그림은 플라즈마 강화 화학 기상 증착(PECVD)으로 증착된 라이너 층의 사진을 보여줍니다.
증착 공정은 다양한 TSV 제조 공정에 따라 조정되어야 합니다. 전면 스루홀 공정의 경우 고온 증착 공정을 통해 산화막 품질을 향상시킬 수 있다.
일반적인 고온 증착은 매우 일관된 고품질 SiO2 절연층을 형성하기 위해 열 산화 공정과 결합된 TEOS(테트라에틸 오르토실리케이트)를 기반으로 할 수 있습니다. 중간 관통홀과 후면 관통홀 공정은 증착 과정에서 BEOL 공정이 완료되었기 때문에 BEOL 소재와의 호환성을 확보하기 위해서는 저온 공법이 필요하다.
이 조건에서 절연층으로 SiO2 또는 SiNx를 증착하기 위해 PECVD를 사용하는 것을 포함하여 증착 온도는 450°로 제한되어야 합니다.
또 다른 일반적인 방법은 원자층 증착(ALD)을 사용하여 Al2O3를 증착하여 밀도가 높은 절연층을 얻는 것입니다.
3. 금속 충진 공정
TSV 충진 공정은 라이너 증착 공정 직후에 진행되는데, 이는 TSV의 품질을 결정하는 또 다른 핵심 기술이다.
충전할 수 있는 재료에는 사용되는 공정에 따라 도핑된 폴리실리콘, 텅스텐, 탄소나노튜브 등이 있지만, 공정이 성숙하고 전기 및 열 전도성이 상대적으로 높기 때문에 여전히 전기도금 구리가 가장 주류를 이루고 있습니다.
관통 구멍의 전기 도금 속도 분포 차이에 따라 그림과 같이 주로 하위 등각, 등각, 초등각 및 상향식 전기 도금 방법으로 나눌 수 있습니다.
Subconformal 전기도금은 TSV 연구의 초기 단계에서 주로 사용되었습니다. 그림(a)에 나타난 바와 같이, 전기분해에 의해 제공된 Cu 이온은 상부에 집중되어 있는 반면, 하부에는 보충이 부족하여 관통홀 상부의 전기도금율이 상부 하부보다 높아지게 된다. 따라서 관통공의 상부는 완전히 채워지기 전에 미리 닫혀지게 되고, 내부에 큰 공극이 형성되게 된다.
컨포멀 전기 도금 방법의 개략도와 사진이 그림 (b)에 나와 있습니다. Cu 이온의 균일한 보충을 보장함으로써 관통홀 내 각 위치의 전기도금 속도는 기본적으로 동일하므로 내부에 심(seam)만 남게 되며 공극 부피는 서브컨포멀 전기도금 방식에 비해 훨씬 작으므로 그것은 널리 사용됩니다.
보이드 없는 충전 효과를 더욱 달성하기 위해 컨포멀 전기도금 방법을 최적화하는 초컨포멀 전기도금 방법이 제안되었습니다. 그림 (c)에서 볼 수 있듯이 Cu 이온의 공급을 제어하여 하단의 충전 속도가 다른 위치의 충전 속도보다 약간 높으므로 하단에서 상단으로의 충전 속도의 단계적 구배를 최적화하여 왼쪽 솔기를 완전히 제거합니다. 등각 전기도금 방법을 사용하여 완전히 공극 없는 금속 구리 충전을 달성합니다.
상향식 전기도금 방식은 슈퍼컨포멀 방식의 특수한 경우로 볼 수 있다. 이 경우, 하단을 제외한 전기도금율은 0으로 억제되고, 전기도금만 하단에서 상단으로 점차적으로 진행된다. 컨포멀 전기도금 방법의 공극 없는 장점 외에도 이 방법은 전체 전기도금 시간을 효과적으로 줄일 수 있으므로 최근 몇 년 동안 널리 연구되었습니다.
4. RDL 공정 기술
RDL 공정은 3차원 패키징 공정에서 없어서는 안 될 기초 기술이다. 이 공정을 통해 기판 양면에 금속 배선을 제작하여 포트 재분배 또는 패키지 간의 배선 목적을 달성할 수 있습니다. 따라서 RDL 공정은 팬인팬아웃(fan-in-fan-out) 또는 2.5D/3D 패키징 시스템에 널리 사용됩니다.
3차원 소자를 제작하는 과정에서 RDL 공정은 일반적으로 TSV를 상호 연결하여 다양한 3차원 소자 구조를 구현하는 데 사용됩니다.
현재 두 가지 주요 RDL 프로세스가 있습니다. 첫 번째는 감광성 폴리머를 기반으로 하며 구리 전기 도금 및 에칭 공정과 결합됩니다. 다른 하나는 PECVD 및 CMP(Chemical Mechanical Polishing) 공정과 결합된 Cu Damascus 공정을 사용하여 구현됩니다.
다음은 이 두 RDL의 주요 프로세스 경로를 각각 소개합니다.
감광성 폴리머를 기반으로 한 RDL 공정은 위 그림에 나와 있습니다.
먼저 회전에 의해 웨이퍼 표면에 PI 또는 BCB 접착제 층을 코팅하고 가열 및 경화 후 포토리소그래피 공정을 사용하여 원하는 위치에 구멍을 뚫은 다음 에칭을 수행합니다. 다음으로, 포토레지스트를 제거한 후 물리기상증착(PVD) 공정을 통해 웨이퍼 위에 배리어층과 시드층으로 Ti와 Cu를 스퍼터링한다. 다음으로, 포토리소그래피와 전기도금 Cu 공정을 결합하여 노출된 Ti/Cu 층 위에 RDL의 첫 번째 층을 제조한 다음, 포토레지스트를 제거하고 과잉 Ti 및 Cu를 에칭 제거합니다. 위 단계를 반복하여 다중 계층 RDL 구조를 형성합니다. 이 방법은 현재 업계에서 더 널리 사용되고 있습니다.
RDL을 제조하는 또 다른 방법은 주로 PECVD와 CMP 공정을 결합한 Cu Damascus 공정을 기반으로 합니다.
이 방법과 감광성 폴리머를 기반으로 한 RDL 공정의 차이점은 각 층을 제조하는 첫 번째 단계에서 PECVD를 이용해 절연층으로 SiO2나 Si3N4를 증착한 후, 포토리소그래피를 통해 절연층 위에 윈도우를 형성하고, 반응성 이온 에칭, Ti/Cu 장벽/시드층 및 도체 구리를 각각 스퍼터링한 후 CMP 공정을 통해 도체층을 필요한 두께로 얇게 만듭니다. 즉, RDL 층 또는 관통 홀 층을 형성합니다.
다음 그림은 Cu Damascus 공정을 기반으로 구성된 다층 RDL의 단면에 대한 개략도와 사진입니다. TSV는 먼저 스루홀층(V01)에 연결되고, 이후 RDL1, 스루홀층(V12), RDL2의 순서로 아래에서 위로 적층되는 것을 확인할 수 있다.
상기 방법에 따라 RDL의 각 층 또는 스루홀 층을 순차적으로 제조한다.RDL 공정은 CMP 공정을 필요로 하기 때문에 감광성 고분자를 기반으로 하는 RDL 공정에 비해 제조단가가 높아 적용성이 상대적으로 낮다.
5. IPD 공정기술
3차원 장치 제조의 경우 MMIC의 직접적인 온칩 통합 외에도 IPD 프로세스는 보다 유연한 또 다른 기술 경로를 제공합니다.
IPD 프로세스라고도 알려진 통합 수동 장치는 온칩 인덕터, 커패시터, 저항기, 발룬 변환기 등을 포함한 수동 장치의 모든 조합을 별도의 기판에 통합하여 다음을 수행할 수 있는 전송 보드 형태의 수동 장치 라이브러리를 형성합니다. 설계 요구 사항에 따라 유연하게 호출할 수 있습니다.
IPD 공정에서는 수동 소자를 제작해 전송 기판에 직접 집적하기 때문에 IC의 온칩 집적에 비해 공정 흐름이 간단하고 비용도 저렴하며, 수동 소자 라이브러리로 미리 대량 생산이 가능하다.
TSV 3차원 수동소자 제조에 있어 IPD는 TSV, RDL 등 3차원 패키징 공정의 비용 부담을 효과적으로 상쇄할 수 있다.
비용 이점 외에도 IPD의 또 다른 장점은 높은 유연성입니다. IPD의 유연성 중 하나는 아래 그림과 같이 다양한 통합 방법에 반영됩니다. 그림(a)와 같은 플립칩 공정이나 그림(b)와 같은 본딩 공정을 통해 IPD를 패키지 기판에 직접 집적하는 두 가지 기본 방법 외에도 IPD의 또 다른 층을 한 층에 집적할 수 있다. 더 넓은 범위의 수동 장치 조합을 달성하기 위해 그림 (c)-(e)에 표시된 대로 IPD를 사용합니다.
동시에 그림(f)에 표시된 것처럼 IPD는 어댑터 보드로 추가로 사용되어 통합 칩을 직접 묻어 고밀도 패키징 시스템을 직접 구축할 수 있습니다.
IPD를 사용하여 3차원 수동 소자를 구축하는 경우 TSV 프로세스와 RDL 프로세스도 사용할 수 있습니다. 프로세스 흐름은 기본적으로 위에서 언급한 온칩 통합 처리 방법과 동일하므로 반복하지 않습니다. 차이점은 집적 대상이 칩에서 어댑터 보드로 바뀌기 때문에 3차원 패키징 공정이 활성 영역과 상호 연결 레이어에 미치는 영향을 고려할 필요가 없다는 점입니다. 이는 IPD의 또 다른 주요 유연성으로 이어집니다. 즉, 수동 장치의 설계 요구 사항에 따라 다양한 기판 재료를 유연하게 선택할 수 있습니다.
IPD에 사용 가능한 기판 재료는 Si 및 GaN과 같은 일반적인 반도체 기판 재료뿐만 아니라 Al2O3 세라믹, 저온/고온 동시 소성 세라믹, 유리 기판 등입니다. 이 기능은 수동 소자의 설계 유연성을 효과적으로 확장합니다. IPD에 의해 통합된 장치.
예를 들어, IPD에 의해 통합된 3차원 패시브 인덕터 구조는 유리 기판을 사용하여 인덕터의 성능을 효과적으로 향상시킬 수 있습니다. TSV 개념과 달리 유리 기판에 만들어진 관통 구멍을 TGV(통과 유리 비아)라고도 합니다. 아래 그림은 IPD와 TGV 공정을 기반으로 제작된 3차원 인덕터의 사진이다. 유리 기판의 저항률은 Si와 같은 기존 반도체 재료의 저항률보다 훨씬 높기 때문에 TGV 3차원 인덕터는 더 나은 절연 특성을 가지며 고주파수에서 기판 기생 효과로 인한 삽입 손실은 TGV의 3차원 인덕터보다 훨씬 작습니다. 기존의 TSV 3차원 인덕터.
한편, 금속-절연체-금속(MIM) 커패시터도 박막 증착 공정을 통해 유리 기판 IPD 위에 제작하고, TGV 3차원 인덕터와 상호 연결하여 3차원 수동 필터 구조를 형성할 수 있다. 따라서 IPD 공정은 새로운 3차원 수동소자 개발을 위한 광범위한 응용 가능성을 가지고 있습니다.
게시 시간: 2024년 11월 12일